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解决方案 >> 技术文档
今天就用DDR5技术设计数据总线? 是的,这是可行的!
[发布日期:2018-3-19 11:04:32]
过去几年来,许多系统设计人员一直在使用DDR4 RAM元器件,并将其用于系统设计。随着产品性能的不断提高、电源预算的不断降低,对更快速存储器件的期望从未停止,出来了DDR5器件。
Cadence Allegro PCB封装赋3D 模型
[发布日期:2018-3-19 10:56:37]
随着当今越来越多的ECAD和MCAD一体化设计的需求,对PCB的封装实现3D效果就越来越重要,那就需要在Allegro中为器件封装赋予Step模型。
2018第一弹~Cadence Allegro Pulse全新上线~
[发布日期:2018-2-27 13:35:44]
Cadence Allegro Pulse 全新上线~ 大步跨入PCB行业新时代 更短更可预测的设计周期、更低产品成本已经到来!
专家讲坛 | Cadence 17.2 建库攻略(三)
[发布日期:2018-2-9 13:51:57]
上期我们讲到了17.2 Pad Designer的全新界面介绍以及Pad的建立,今天我们就一起来学习通过17.2来创建一个Footprint,那么现在我们通过几个实例来为大家呈现新建Footprint的完整流程。
专家讲坛 | 17.2 建库攻略(二)
[发布日期:2018-2-9 13:48:42]
上期我们讲到了17.2 Pad Designer的全新界面介绍,那么今天我们就来聊一下通过全新Pad Designer来创建一个器件,我们通过一个实例来为大家呈现新建器件的完整流程。
专家讲坛 | Cadence 17.2 建库攻略(一)
[发布日期:2018-2-9 11:51:41]
在17.2版本中,Allegro Pad Designer已经被完全改版了,全新的界面包含了建立特殊PAD的选项,这些选项按照建库的流程从左到右的排列。
PSpice仿真最坏情况分析
[发布日期:2018-1-18 17:22:28]
最坏情况(Worse Case)分析是一种电路可靠性分析设计技术,用来评估电路中各器件参数同时发生最坏情况变化时的电路性能,从而保证电路在整个寿命周期内都能够可靠工作,在电子可靠性设计中将占据重要地位。
PSpice快速添加子电路模型容差参数
[发布日期:2017-12-14 9:55:08]
PSpice 17.2最新功能在PSpice AA中开始支持快速全局添加各种模型参数的全局容差
PSpice快速添加器件模型和全局参数容差
[发布日期:2017-12-14 9:51:51]
PSpice 17.2最新功能在PSpice AA中开始支持快速全局添加各种模型参数的全局容差
如何在Allegro Design Entry CIS 16.6输出ISCF格式的报告
[发布日期:2017-11-13 11:25:31]
问:Allegro Design Entry CIS 16.6哪里输出ISCF格式的报告?答:当然可以
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