Cadence全系列数字设计工具套件通过RTL-to-Signoff流程大幅提升设计效率

楷登电子（美国 Cadence 公司）与中芯国际（SMIC）公司今天宣布共同发布28纳米参考设计流程，该参考设计集成了Cadence数字产品和低功耗设计的全系列工具和方案。（PPA）指标的设计，同时帮助开发团队提高芯片设计的工作效率，该参考设计流程是SMIC在28nm工艺上的基于IEEE1801低功耗设计和验证标准的RTL-to-Signoff流程。使系统芯片（SoC）开发人员能够交付达到较佳功耗、性能和面积缩短上市时间，以满足计算机、消费电子、网络及无线产品市场对系统越来越苛刻的需求。

Cadence工具提供了从RTL-to-Signoff全流程的综合技术支持：
•    关于Innovus 设计实现系统：下一代物理设计实现解决方案基于大规模并行架构，使SoC开发人员能够在加速上市时间的同时交付优秀功耗、性能和面积（PPA）指标的的设计。同时，Innovus提供了在28纳米工艺上的关键技术，支持平面布局规划、布局布线，具备完善整合的颜色/Pin脚存取/变异性感知的时序收敛、时钟树和功耗的优化。
•    Tempus时序签收工具：一款完整的时序分析工具，基于大规模并行处理架构和物理感知时序优化，帮助客户显著减少了时序签收收敛与分析的时间，同时提供硅-精确性时序和信号完整性分析，以确保在芯片投片后的运行。
•    Voltus IC电源完整性解决方案：全芯片、模块级电源签收工具，提供精确、快速和高容量的分析和优化技术，使开发者能够纠错、验证和修正芯片电源消耗、IR压降、具备晶体管级的电迁移和电流电阻压降分析技术（EMIR），加速IC电源签收和整体设计时序收敛。
•    Voltus-Fi定制型电源完整性解决方案：SPICE级精度、晶体管级工具，用以分析和签收模拟、存储器和定制化数字IP模块，在协助运行Voltus IC 电源完整性解决方案进行SoC电源签收时，为晶体管级模块产生高精度的IP层级电源网格模型。
•    Conformal 低功耗验证解决方案：为设计低功耗设计意图的定义和验证提供解决方案，提供全芯片验证的低功耗设计
•    Genus综合解决方案：下一代RTL综合和物理综合引擎，显著的改善了RTL开发者的效率难题，可将综合运转时间提升5倍，并且线性扩展至1千万单元规模。
•    Quantus QRC萃取方案：下一代寄生参数提取工具，经过量产认证并可提供更快的单角和多角萃取的运行时间，以及晶圆代工厂黄金数据的较佳精度。
•    Cadence物理验证系统（PVS）：该解决方案支持全芯片和in-design签收。PVS与Virtuoso® Custom IC平台、Innovus设计实现系统和Quantus QRC萃取方案紧密结合在一起，将显著减少迭代次数并以很短的时间进行投片。
•    Cadence CMP Predictor: 使用基于模型的方法精确的预测多层厚度和制造工艺变异的不确定性，使用高度精确的、基于模型的方法查找潜在热点区域。
•    Cadence光刻物理分析器(LPA): 在很短的时间内检测出由传统DRC检查遗漏的可制造性问题，从而满足基于OPC和光刻模拟的解决方案的要求。它能快速准确地证明系统可制造性变化，帮助设计师在物理实施阶段提高成品率。

“我们与 Cadence 密切合作开发参考流程，帮助我们的客户加快其差异化的低功耗、高性能芯片的设计，”中芯国际设计服务中心资深副总裁汤天申博士表示，“Cadence创新的数字实现工具与中芯国际28纳米工艺的紧密结合，能够帮助设计团队将28纳米设计达到更低的功耗以及更快的量产化。”

“Cadence 与 SMIC 的合作将帮助我们共同的客户更快的应用Cadence数字实现和Signoff工具的先进套件，达到满意的功耗和设计收敛的快速路径，” Cadence公司资深副总裁、数字与签核及系统验证事业群总经理Anirudh Devgan博士表示，“经过优化的设计流程，将帮助开发者更好的应用这些创新技术，以达到SMIC 28纳米工艺上的优秀PPA。”