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技术博客 I 如何通过团队协作解决PI问题，减少设计迭代
要按时设计一个优化的电源和一个没有板级 SI/PI 问题的 PCB 设计需要设计师、layout 工程师和 PI 工程师通过一个集成设计平台紧密合作。
面向团队的设计流程允许设计和 layout 工程师在设计周期早期执行基本的电源完整性 (PI) 分析，同时不会给 PI 工程师带来过多的负担，从而加快上市时间并优化最终的设计成本。
PCB 设计流程中的传统角色
通常，PCB 设计流程中的三个主要角色都负责确保 PCB 的电源完整性：
1. 设计工程师负责生成物料清单 (BOM) 和电路原理图来启动流程，并对 PCB 设计进行成本可行性分析。交流电源输送和噪声容限的问题也属于设计工程师的职责范围。
2. Layout 工程师通常负责控制电路板 shape、过孔、部件/走线布局和间距；他们还处理直流电源输送和电流密度约束。
3. 在整个设计过程中，PI 工程师的职责十分复杂，被依赖于执行详细且全面的频域分析，以消除复杂的 PI 问题，同时优化成本与性能。
在设计早期，设计工程师可能会在最初选择去耦电容 (decap) 时遇到障碍。许多系统供应商并没有在技术手册中指定去耦电容选择，这就给设计工程师留下了一项复杂的任务：解释规格，为所有独特的部件分配去耦电容。
在 layout 阶段，PDN 中平面和走线的数量之多，会使经验不足的 layout 工程师不知所措；问题可能会在签发之前暴露出来，从而延长了设计周期。
通常，在整个设计周期中，需要不断借助 PI 专家进行基础 PI 分析，例如 DC压降和去耦电容布局。这经常导致在团队成员之间的来回往复，即使是简单的任务也是如此，从而使得团队相当脱节，PI 专家的时间利用率很低。这种不断重复的方法既耗时又麻烦。
一个满足 PI 设计团队每个成员需求的设计平台可以解决目前在 PI 设计周期中发现的诸多问题。设计工程师可以通过前期分析来确定理想的去耦电容选择，从而简化预布阶段。此外，设计工程师可以通过为设计同步分析准备设计，更好地为设计周期后期的layout 和 PI 工程师建立基础。例如，可以为后续流程中的 layout 工程师提供去耦电容布局指导，通过将数千个去耦电容分配到一个网络中而极大地简化 layout 过程。
在layout 阶段，PCB 设计师可以进行设计同步 DC 分析，如压降分析；这样，既可以减轻 layout 工程师和 PI 专家的负担，又可以避免繁琐且容易出错的任务。PI 专家还可以借助设计工程师启动的准备工作来快速切换到设计分析阶段，而不用花时间做准备工作。
设计周期利用迭代方法来生成可靠的 PCB设计。PI 工程师所做的任何更改都可以轻松地在设计平台内回传，这样 layout 工程师可以快速定位并验证所做的更改，从而解决具体的设计问题。在此过程中，设计迭代次数得以减少，进度表将更具可预测性，并且初始原型设计可以获得一次性成功。
Cadence Allegro PCB 设计环境与 Cadence Sigrity 电源完整性工具搭配使用，通过满足面向团队的设计流程，实现了更平稳的设计周期。
例如， Sigrity™ PowerDC™ 工具以图形方式显示从 VRM 到所有集成电路 (IC) 系统（包括去耦电容）的连通图（下图1）。通过该工具，硬件工程师和 PCB 设计师可以共享一个通用设置文件，对每个电压的平面和布线电源网络进行仿真和 PDN 分析。设计工程师可以仅使用部件数据对PowerTree进行仿真，相较于使用传统的基于 layout 的 PI 分析而言，这可以在后者标记出问题之前，便很好地识别出系统选择的潜在问题。Layout 工程师也可以使用该工具来指导 PDN 的布局和布线。在设计周期的后期，PI 专家可以使用相同的 PowerTree 设置文件来自动执行 PDN 仿真设置，从而节省设计周期中的关键时间。
图 1：PowerTree 以图形方式显示 PDN 的源/宿定义、分立值、型号名称、网络名称、去耦电容值和目标阻抗约束，同时还自动执行简单分析，供硬件工程师和 layout 工程师在设计周期的后期使用。
电源完整性约束集 (PI Csets) 通过保存所有部件级 PI 信息，为设计意图信息生成统一的接口。这包括部件名称、物理布局指导和每个电源域上每个部件的数量，同时还自动执行部件的实例化及更新 BOM。该工具的Power Feasibility Editor（电源可行性编辑器）使 PI Csets 的创建变得更加轻松――可以在平台上输入技术手册去耦电容选择和物理布局指导。该编辑器还可以设置高级规格，以生成目标阻抗曲线，从而简化去耦电容选择的早期设计过程，同时为 layout 工程师生成 layout 约束。
Layout 工程师驱动的 DC 分析简化了 PI 专家的工作
通常情况下，由于其复杂性，需要PI 专家进行压降分析――对于产生复杂 shape 的电镀通孔和过孔，手动计算压降几乎是不可能的；此外，DC 压降是一种依赖于温度的非线性分析。
Sigrity PowerDC 分析引擎可提供线性电/热协同仿真，从而成功解决 PCB 上的非线性电热效应。由于压降和温度上升的直接仿真，layout 工程师可以在设计周期的早期执行这种分析，而不必依赖 PI 专家。PCB 设计师也可以在缺乏PI 专家的指导下，使用自动 IPC 电气规则创建初始 PDN 约束，从而在设计中建立目标。图 2 的压降工作流程展示了 PCB 设计师如何加载 PI 专家提供的 PowerTree，并最终将压降直接可视化在 Allegro 视窗中。这样 layout 团队能够快速定位并解决 PI 问题，并减少 PI 专家的负担。在设计阶段的早期，这种类型的动态 DC 分析可大程度地减少PI 专家提出反馈时不可避免的设计返工。
图 2：(3a)-压降工作流程从上传 PowerTree 开始，根据估计的压降量对分析信号按照色阶显示。这一切都在 Allegro 视窗中清晰可见。(3b) -进一步检查发现，过孔会阻塞从源到宿的电源。(3c) -移除/移动这些过孔后，设计符合要求。
关于去耦电容布局的设计工程师指导
设计环境中的约束集与 layout 环境的集成产生了去耦电容布局的可视化表示――这是 PDN 设计的关键方面，而通常在 layout 中十分繁琐。在 PDN 的初始 layout 阶段，图 3 所示的可视化指导非常有效，可减少后续流程中耗时的 LVS 错误。无需PI专家的参与，layout 设计师便可以独立编辑并进行重新分析。最终，PI 专家可以对 layout 的 PDN 更改进行反向注释，然后通过原理图、BOM 和约束集的自动更新将这些更改反馈给设计工程师。软件中的这种集成极大地简化了反馈和更新设计更改的过程，同时使设计工程师和 layout 工程师能够从 PI 专家那里掌握所述更改的 AC/DC 效应，潜在地加快了团队获得 PI 专业知识的过程。
图 3：基于约束的去耦电容布局指导，根据光标相对于电源层和接地层上 shape 的局部可用的位置，动态地出现在 layout 中。
总结
在设计周期内，layout 工程师和 SI/PI 工程师之间需要一个紧密的反馈循环来并不断改进设计。在某些情况下，这要么导致紧密联系的设计团队出现专业知识重叠（这种关系需要数年才能形成），要么经常导致团队脱节，layout 工程师可能在没有设计指导的情况下盲目工作。
要加强 PI 专家和 PCB 设计师之间的合作，设计工具至关重要。Allegro® PCB Editor和 Sigrity™ Aurora 提供了 AC/DC 分析和 layout 之间的无缝集成平台，PCB 设计团队可以使用可靠且具有成本效益的产品更快地进行签发。
想象一下公司里有两个不同的设计团队：一个团队在不同工具之间来回切换，另一个团队使用完全集成的、流畅的解决方案。
如果您是设计工程师、PCB 工程师、电源完整性工程师或设计团队经理，我们认为您可能会遇到与下方视频中类似的设计挑战。更重要的是，利用 Cadence 现有的基于团队的PI 解决方案，您将在该视频中找到应对这些挑战的方法。
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