在过去，人们认为计算机是一个用于完成特定目的的物体或设备，就像给微波炉或洗衣机连接插销一样。尽管在当今情况已经大有不同，但大多数人依然不了解我们每天实际上会使用多少计算能力。所有的智能手机、汽车系统和 IoT 设备都依赖计算能力来完成各自的工作，而如果不使用 DDR 内存，这一切都无法实现。

从 20 世纪 90 年代末开始，DDR 内存标准问世，以便用户更快地访问存储在内存中的数据。自推出以来，每 5 年左右，DDR 内存都会经历增量改进，以提高其性能和能力。尽管 DDR3 和 DDR4 仍在使用中，但随着 DDR5 的新推出，我们现在迎来了新一代的性能标准。

为了达到这种性能水平，必须精确设计和规划印刷电路板来适应 DDR 内存的高速需求。让我们详细了解一下存在哪些要求，以及如何成功在 PCB 上进行 DDR 布线。

图1：DDR3 内存模块

计算机内存与处理器协同工作，在 CPU 时钟周期内发送和接收信号。最初，这种交换在每个时钟周期以单一数据速率 (SDR) 内存配置进行一次。为了提高数据交换的速度和性能，现在每个时钟周期发送和接收两次信号，即双倍数据速率 (DDR)。如今，DDR 内存已取代 SDR 内存，成为了内存配置的标准。

到目前为止，DDR 的使用时间已经超过了 20 年，在此期间，它经过了定期的更新，提高了速度和性能。当前使用的版本是 DDR3 和 DDR4，而 DDR5 最近也已经问世。任何使用内存的印刷电路板设计都极有可能在其中使用某些版本的 DDR 内存标准。PCB 设计工程师需要在内存电路的布线中注重精确度，才能满足性能规范。

DDR 内存布线中重要的事情是满足其时序规范。需要对各个信号进行定时，以便在与之关联的时钟线的上升沿和下降沿捕获数据。由于无法加快电信号的速度，因此控制时序的唯一方法是放慢电信号的速度，让它们在适当的时刻同时到达。为了实现这一点，要在蛇形布线 (serpentine routing) 的设计方法中增加走线的长度，如下图所示：

图2：时序信号的蛇形走线布线

必须满足这些规范，内存才能正常运行。对于 PCB 设计工程师来说，要让布线符合时序要求，借助 CAD 软件的设计约束非常重要。可以将这些约束条件设置为符合特定的长度，并自动进行蛇形图案布线，以便将走线布置到正确的长度。

但是，与任何高速设计一样，必须将所有这些约束嵌入到 PCB 的整个设计参数中。例如，布置在电路板外层上的走线因为参考平面的不同，将具有与内层走线不同的时序特性。在仅与一个相邻平面相邻的外层上进行布线的微带线配置，其性能将不同于夹在两个平面之间的内层布线的带状线配置。在规划 DDR 布线以实现满意的电路性能时，PCB 设计工程师必须考虑所有这些因素。随着各个新版本的 DDR 相继推出，时序规范变得越来越严格，因此需要更高的布线精确度。

现在，让我们更深入地了解一下 DDR 布线的详细信息。首先，我们来看一下 BGA 区域扇出布线，以及在传输线中需要匹配的端接。然后，我们将了解一下 PCB 设计中的 DDR3 和 DDR4 布线指南以及常规 DDR 布线技术和 HDI 布线。

DDR 内存布线不仅仅是连接走线。从最初的扇出，一直到布线结束，都必须仔细进行布线规划。

图3：大型 BGA 封装的扇出布线

布线时，首先要在电路板上将部件摆放妥当。DDR 内存布线也不例外，建议按照以下顺序摆放部件：

1. 连接器等固定部件

2. 有源元件（用于优化信号路径、散热考虑等）

3. BGA 上的外排引脚，布线时要让它们远离器件

4. 从 BGA 上的内部引脚进行常规迂回布线（通常为狗骨状）

   
   

您可能会发现，高密度器件也可能需要在焊盘和微孔中使用过孔。

即使走线看起来很短，它们也会给高速数字电路线增加一些延迟，而这些延迟可能会引起反射问题。如果走线未正确端接，则电压波可能会沿着线路传播回去，从而与原始信号波发生碰撞。根据反射波的极性，这可以抵消原始信号波，也可以增强信号原始波。当线路的阻抗由于过孔、连接器和桩线 (stub) 而改变其特性时，就可能会发生以上问题。为了解决这个问题，应在线路上增加串联端接，以增加电阻使得特性阻抗匹配。

DDR3 标准于 2007 年推出，取代了 DDR2并一直沿用至今。DDR3 DIMM 封装上可以有 240 个引脚，这意味着需要布置许多高速线路。需要布置的线路如此之多，空间将受到限制，并可能导致串扰，这可能会致使电路信号完整性出现问题。与任何 DDR 布线一样，也需要严格控制关键线路（如数据、地址、时钟和控制信号）的走线长度，以实现较佳性能。

图4：差分对布线的几个示例

不断发展的 DDR4 标准更改了系统架构——DDR3 使用的是 240 个引脚的 DIMM 封装，而 DDR4 的引脚数量增加到了 288。这提升了 DDR4 的功能和速度，同时降低了所需的电压。这也加大了 PCB 设计的难度。除了添加更多关键线路以进行布线外，对精确的布局和布线技术的需求也不断增加。

要成功完成 DDR 内存布线，设计必须具有最佳的部件布局，并且必须有适当的布线规划。不同版本的 DDR 内存需要不同的布线拓扑。T 拓扑布线方法在旧版本的 DDR 内存上效果良好，但它不能处理更高的 DDR3 和 DDR4 信号速率。取而代之的是，fly-by 拓扑能够以其菊花链模式提供更好的效果，而菊花链模式也极大地改善了信号完整性。

如果要设计带有 DDR 内存布线的电路板，则可能会使用高密度互连 (HDI) 设计。这意味着要能够把所有电路塞进电路板，将需要在具有更细的走线、更小的过孔和焊盘，在更薄的基板上设计更多的层。

正确完成 HDI 设计后，除了可以创建尺寸更小的电路板之外，还可以获得许多优势，例如减少电磁干扰 (EMI)。需要权衡的一点是，成功的 HDI 设计意味着 PCB 设计工程师需要更多地关注细节。

图5：印刷电路板上的密集布线

要成功对 DDR 内存配置进行布线，需要使用合适的 PCB 设计软件，提供成功完成设计所需的全部功能。这不仅包括创建器件封装并将这些零件摆放在电路板上，而且还需要一套完全可配置的设计规则和约束条件，以便指定 DDR 信号的长度和飞行时间。然后则需要先进的布线功能，以正确的长度恰当地进行布线。

同时，该工具还应可用于高级 DDR 布线，Allegro® PCB Designer 可提供上述所有功能，帮助您顺利完成设计，在激烈的市场竞争中脱颖而出。