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如何在 GDDR6 接口设计中克服信号、电源和散热挑战(上)

图形处理单元(GPU)和图形双倍数据速率(GDDR)存储器接口对显卡、游戏主机、高性能计算(HPC)和机器学习应用至关重要。目前,这些接口可实现每秒逾 665GB 的数据传输速度,而下一代 GDDR 接口将超过每秒 1TB(TBps)。


信号完整性(SI) 和电源完整性(PI)与超快数据传输速率、超低电压摆幅和高密度 GDDR6 设计(通常在硅基板上实现)引起的散热问题交织在一起。



GDDR 是一种不断发展的接口,适用于许多电子应用。其通常被用于图形密集型应用,如游戏主机和显卡。如今,高带宽使 GPU 可用于其他用途,助力实现高性能应用,如机器学习(ML)、人工智能(AI)、图像、汽车高级驾驶辅助系统(ADAS)和高性能计算。为了涉足具有 GDDR6 接口的下一代应用,越来越多的公司关注于半导体的异构集成,寻求与 GDDR6 内存控制器知识产权(IP)供应商展开合作。


作为 GDDR6 IP 提供商和 EDA 工具提供商,Cadence 利用一整套 EDA 工具来打造测试芯片、封装和 PCB。该解决方案包括用于芯片以及中介层、IC 封装和 PCB 的连接器的设计和仿真工具。该解决方案中的工具包括Cadence Sigrity™ X SI/PI 技术、 Cadence Clarity™ 3D Solver 电磁(EM)仿真器和 Cadence Celsius™ Thermal Solver ,用于根据联合电子器件工程委员会(JEDEC)规范进行仿真和签核,从而以更合理的成本实现 GDDR6,并达到行业标准要求。



接下来,我们将分上下两期向大家介绍使用兼顾电源影响的 SI 分析和兼顾热影响的 PI 分析作为 GDDR6 设计中系统设计和签核方法的一部分,主要内容包括:GDDR6 设计中需要考虑的关键问题、设计同步分析、GDDR6 存储器接口的 SI 仿真平台、工作流程步骤和GDDR6 存储器接口的 PI 仿真平台。

GDDR6 设计中需要考虑的关键问题

随着 DDR 接口的发展,建立并保持时间检查不再是检查接口时序一致性的唯一方法。虽然以上仍然是流程的一部分,但如今时序可通过各种 mask 要求来管理。图 1 显示了一个用于数据总线的 mask。多个 mask 用来检查地址、控制和数据之间的关系,以及检查用于在时钟/选通上升和下降边缘的锁存信号的各种选通/时钟。


图 1:GDDR6 合规性是用 mask 要求来评估的


与前几代 GDDR 相比,GDDR6 的变化之一是数据总线(DBI)和命令/地址位反转(CABI)的数据反转,减少了需要同时切换的信号数量。这减少了同步切换噪声(SSN),从而减少误码,确保 GDDR6 接口达到所需的误码率(BER)。为了准确模拟新一代 GDDR 的数据传输速度,控制器和存储设备都需要支持前馈均衡(FFE)、连续时间线性均衡器(CTLE)和决策反馈均衡(DFE)建模,并使用输入/输出缓冲信息规范(IBIS)算法建模接口(AMI)模型。


设计同步分析

GDDR6 设计需要全面的签核流程,但通过在设计过程初期使用设计同步工作流程,设计团队可以更快地通过签核阶段。设计同步分析完善了约束驱动流程。约束条件提供了设计者必须遵守的规则,而在设计者进行设计布局时,设计同步分析为设计者提供了仿真引擎。这使设计团队能够在设计周期的早期发现问题,意味着可在全面签核分析阶段花费更少的时间。


GDDR6 等存储器接口的设计者必须关注阻抗不连续和返回路径质量。图 2 显示了在 PCB 设计过程中可以采用的电气规则检查(ERC)筛选技术。阻抗分析有助于设计者识别异常值,如在电源/地平面分叉上的布线(左)。设计者还可以分析耦合,在不使用 IBIS 模型的情况下尽早发现潜在的串扰问题(中)。最后,设计者可以分析返回路径,利用返回路径的质量系数作为指标,来发现可能存在返回路径问题的网络。选定的信号突出显示平面上的返回电流,以便设计者可以在 PCB 设计环境中直观地显示并直接修改返回路径的质量(右)。


图 2:信号质量的设计同步分析


对于更复杂的分析,设计者可以调用反射和串扰工作流程来查看时域波形。仿真是由分配给实现环境中的组件的行业标准 IBIS 模型实现的。利用这些 IBIS 模型来对 I/O 建模,反射和串扰分析可以揭示整体信号质量(图 3)。


图 3:信号完整性和串扰的设计同步分析


GDDR6 存储器接口的 SI 仿真平台

GDDR6 设计的关键步骤之一是从 PCB 和 IC 封装中提取互连。使用 Cadence 工具对系统互连进行建模有不同的方法:Sigrity X PowerSI™ 混合求解器、全波 3D 有限元法(FEM)Clarity™ 3D Solver、或者二者结合的“ cut-and-stitch 流程”方法。对于能够获得PCB 和 IC 封装设计数据的公司,可以合并 PCB 和封装来进行提取,其中包括 IC 封装和 PCB 之间的耦合(图 4)。


图 4:IC 封装和 PCB 可以合并到一个环境中进行提取


对于无法获得封装设计的 PCB 设计团队,应该向半导体供应商索取内存控制器和存储器的封装模型,这些封装模型可以与提取的 PCB 模型级联,进行系统分析设计。


如果设计是使用 Cadence PCB 或封装设计工具实现的,那么设计数据,包括堆叠和材料属性,将自动读入提取工具,不需要手动输入。如果设计不是使用 Cadence 设计工具实现的,那么设计数据通过 IPC-2581 或 ODB++ 制造文件格式读入。


Sigrity X PowerSI 工具也结合了分布式计算技术,可使用混合求解器快速提取 S 参数。在这个 GDDR6 的例子中,PowerSI 技术在15 分钟内提供了一个完整的模型,而 Clarity 3D Solver 利用全波 3D FEM 方法,在 1.5 天内使用 64 个处理器核心解决了同样的问题。cut-and-stitch 方法结合了这两种方法,精度高于单独的混合求解器,可在数小时内得出结果。

何时使用哪种提取技术?

首先,设计者可以利用 PowerSI 混合提取技术实现快速提取,以便第一时间查看 S 参数。通多检查插入损耗、返回损耗和基本频率,确定是否需要修改布局。签核时,则可使用 Clarity 3D FEM 提取技术。在使用 PowerSI 进行初始建模之后和最终签核之前,设计者可以使用残桩、非均匀返回路径等的区域分配给  cut-and-stitch Clarity 3D Solver流程来关注接口周围的感兴趣区域,并为每个区域分配提取技术。可以把带有过孔、过孔,把带有较长传输线(性能良好并具有统一返回路径)的区域分配给混合求解器。


随着设计的成熟,还可以结合使用这两种求解器,实现快速且合理的准确结果,所用时间将大大短于全波 3D FEM 提取,并在精度和提取时间之间实现平衡。


创建并行总线拓扑结构

在提取之后,设计者可使用 Sigrity X SystemSI™ 并行总线分析(PBA)工具中的拓扑工作平台来创建拓扑结构(图 5)。这个 GDDR6 接口显示了基于模块的拓扑结构,设计者将模块放置在接口的不同部分。图 5 显示了一个板载存储器示例及其控制器和两个存储器的 IBIS 模型。IBIS 模型之间是 IC 封装和 PCB 的独立互连模型。如前文所述,另一种方法是将封装和 PCB 结合到一个单一的互连模型中,以了解 IC 封装和 PCB 之间的电磁影响。请注意,IBIS AMI 气泡已经连接到 IBIS 模型。所有模块相连——紫色连接器代表模块之间的多个连接(只有一条线是可见的,但有多个连接)。连接完成之后,就可以开始分析了。


图 5:利用 SystemSI 并行总线分析工作流程的拓扑结构工作台


本期内容就介绍到这里啦,下期我们将分享具体的工作流程步骤和GDDR6 存储器接口的 PI 仿真平台,大家千万不要错过哟~


如果您对Cadence的信号完整性(SI) 和电源完整性(PI)工具或对Cadence其他软件产品感兴趣,欢迎随时联系我们~




文章内容来源于:Cadence楷登PCB及封装资源中心


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