Cadence发布Tempus电源完整性签核方案
——面向时序感知电压降分析
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要点：
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业界首款将STA与电源分析相结合的集成式电源完整性解决方案，可在7nm及更先进节点下实现更可靠、更全面的签核
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在不影响高阶节点低压设计签核质量的前提下，降低IR压降设计余量以优化功耗和面积
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利用专有无激励算法捕捉最坏情况下的功耗翻转情况，在不增加运行时间的前提下提高IR压降分析的可靠性
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帮助用户在流片前识别并自动修复故障根源
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中国上海，2019年11月15日——楷登电子（美国Cadence公司，NASDAQ：CDNS）发布Tempus电源完整性解决方案，业界首款全面的静态时序/信号完整性和电源完整性分析工具，帮助工程师在7nm及更小节点创建可靠设计。该解决方案集成了业界广泛使用的Cadence Tempus时序签核解决方案与Voltus IC电源完整性解决方案。使用这款新工具，客户可以在不牺牲签核质量的前提下大幅降低IR压降设计余量，优化功耗和面积。早期使用案例表明，Tempus电源完整性解决方案可以正确识别IR压降错误，在流片前预防出现硅片故障，并将硅片较大频率提高10％。
全新Tempus电源完整性解决方案结合了久经考验的Cadence Tempus时序签核解决方案和Voltus IC电源完整性解决方案签核引擎，帮助设计人员评估总体时序对IR压降的影响，减少工程量并加快设计收敛。该工具的其他主要优势包括：
· 降低IR压降设计余量，优化功耗和面积：智能激励生成和IR压降时序影响的直接计算减少了对更大安全余量的需求，从而优化功耗和面积。
· 全面的签核覆盖：自动创建激励以实现完全覆盖，同时搜索电压敏感路径上的潜在故障，从而提高签核IR压降分析的可靠性。
· 用专有的无激励算法识别电压敏感路径：将灵敏度分析与通过机器学习（ML）技术开发的专有算法相结合，有效识别有可能受到IR压降影响的关键路径。Tempus电源完整性解决方案可以高效提高IR压降分析覆盖范围，无需额外且耗时的外部激励输入。
· 查找并修复潜在的IR压降故障：电压敏感高风险故障场景的预知性能够帮助设计人员在设计早期发现潜在问题并自动修复。
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“IR压降分析是一项关键的签核技术。对目前依靠高电阻低金属层运行的高速芯片而言，它的重要性与日俱增。”Arm物理设计事业部青年院士Marlin Frederick表示。“我们对Tempus电源完整性解决方案的评估表明，基于合理的计算量，Cadence的完整方案比传统的激励流程覆盖范围更大。”
“我们在深度集成RTL-to-GDS解决方案上不懈努力，让新功能的实现成为可能，帮助客户以业界前所未有的方式实现卓越设计，” Cadence公司副总裁，数字与签核事业部总经理Chin-Chi Teng博士表示。“Tempus电源完整性解决方案解决了依赖于IR压降的时序问题，反之亦然。此外，我们的组合签核引擎为客户提供了更加便捷高效的解决方案。”
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Tempus电源完整性解决方案是Cadence数字实现与签核流程的组成部分，为客户提供设计收敛的快速路径和更强的可预测性。这款新工具支持公司的“智能系统设计”战略，助力实现高阶工艺节点片上系统（SoC）的卓越设计。
